Verilog: señal de entrada como parámetro

Si realmente quiere evitar el uso de parámetros y quiere usar señales, dependiendo de su herramienta de síntesis, puede puede consigue lo que quieres

Debe asegurarse de que la señal 1 fuerce la salida del módulo que no desea no me importa. Si sus herramientas de síntesis son lo suficientemente inteligentes (que la mayoría de ellas lo son), optimizará ese módulo.

Aquí hay un ejemplo:

module DUT (signal1, out....)
  input signal1; // this signal to be used as parameter

      X U1 (in,out_x)
      Y U2 (in,out_y)

      assign out = (signal1) ? out_x : out_y;
endmodule

Si durante la elaboración, la herramienta de síntesis ve que la señal1 siempre es 1, puede optimizar el módulo Y.

Como otros mencionaron, esta no es una práctica común/recomendada.

Además, no puede lograr esto usando `ifdef, porque se procesan en tiempo de compilación. El valor de las señales y el hecho de que si una señal es estáticamente 1 o 0 se procesa en el momento de la elaboración.

Como sugiere Morgan, puedes usar parameters con un generate bloquear para hacer lo que quieras en su lugar. Ejemplo de trabajo aquí: http://www.edaplayground.com/x/2w2

module X();
    initial begin
        $display("%m is module X!");
    end
endmodule

module Y();
    initial begin
        $display("%m is module Y!");
    end
endmodule

module top();

    parameter USE_X_NOT_Y = 1'b0;

    generate
        if(USE_X_NOT_Y == 1'b1) begin
            X U1();
        end
        else begin
            Y U1();
        end
    endgenerate

endmodule

Luego, cuando crea una instancia de este módulo, puede anular el parámetro para obtener el comportamiento que desea:

top #(.USE_X_NOT_Y(1))  top_inst ();

No. Las instancias son bloques de hardware implícitos. No puedes crear y destruir hardware sobre la marcha, a menos que seas un robot malvado.

Lo que puede hacer es usar una señal de entrada como habilitar/deshabilitar ambos bloques para que solo 1 esté activo, luego OR los resultados juntos o implican un mux, para seleccionar la salida que desea.

module DUT (
  input signal1, //sel_x
  output tx
); 
reg x_tx;
reg y_tx;

      X U1(.en(signal1),  .out(x_tx) ... );
      Y U1(.en(~signal1), .out(y_tx) ... );

      assign tx = (signal1) ? x_tx : y_tx ;

endmodule